HDL代碼靜態分析工具是一款針對Verilog-HDL、VHDL語言，具有自主知識產權的代碼缺陷檢查管理平臺。 采用了國內優越的HDL代碼靜態分析技術，提供了針對HDL代碼編碼風格、可綜合性、可重用性、時鐘復位以及狀態機等潛在設計缺陷的自動化檢測、缺陷跟蹤及管理一站式解決方案。軟件支持包括Do254、GJB、GB、Xilinx、Altera等多種業內主流的HDL編碼規則集，能有效提高ASIC及FPGA的HDL編碼質量，便于RTL簽核，減少昂貴的重新設計與迭代所產生的經濟代價和時間成本。
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檢測、監控和管理HDL編碼質量，有效保障開發周期HDL代碼質量
支持主流HDL語言，適配多種EDA配置文件，降低軟件學習成本
支持多個業內主流編碼規范，滿足各行業HDL編碼規范的檢查需求
在HDL代碼編碼早期發現編碼缺陷，節省人工審核成本
保障統一的HDL編碼風格，提高團隊開發效率HDL Designer國產替代。
規則個性化定制服務，滿足您的定制化需求
24小時本地化團隊技術支持
簡潔易用的HDL代碼靜態規則檢查
提供針對Verilog-HDL/VHDL代碼靜態檢查功能。采用了基于編碼規則的HDL代碼靜態分析技術，自動檢查并發現HDL代碼中的缺陷代碼。
內置豐富的通用編碼規則集，支持規則庫插件化擴展HDL Designer國產替代。
支持包括Do254、Altera、RMM、Xilinx等業內主流的編碼規則的靜態檢查，這次創建和配置新的檢查規則集。軟件靜態分析引擎基于插件式可擴展架構，支持自定義規則集擴展定制。
HDL代碼靜態分析工具**定位違規代碼，協助缺陷修復
提供違規代碼的定位跳轉功能，在代碼編輯界面高亮提示違規代碼指導用戶修復缺陷代碼
檢查結果報告一鍵導出
提供基于通用模板的檢查結果報告意見導出，提供定制化模板支持。
埃登威自動化系統設備（上海）有限公司
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